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全加法器的VHDL代码

此项目是全加法器的VHDL代码。在此VHDL项目中，提供了用于全加器的VHDL代码。 用于加法器的VHDL代码是通过使用行为和结构模型来实现的。全加法器具有三个输入X1，X2，进位Cin和两个输出S，进位Cout。附件中包括：使用结构模型的完整加法器的VHDL代码、使用行为模型的全加法器的VHDL代码。如想了解的更多请下载附件。

2020-04-01

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Full Adder的Verilog代码

此项目是Full Adder的Verilog代码。在此Verilog项目中，提供了Full Adder的Verilog代码。 Full Adder的行为和结构Verilog代码均已实现。附件中包括：使用行为代码的完整加法器的Verilog代码、完整加法器的Verilog代码，使用结构代码。想了解的更多请下载附件。

2020-04-01

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D触发器的VHDL代码

此项目是D触发器的VHDL代码。该项目介绍了D型触发器的VHDL代码。  D触发器有几种类型，例如高级异步复位D触发器，低级异步复位D触发器，同步复位D触发器，上升沿D触发器，下降沿D触发器。 触发器，在此VHDL项目中的VHDL中实现。附件中包括：上升沿D型触发器的VHDL代码、具有同步复位的上升沿D触发器的VHDL代码、具有异步复位高电平的上升沿D触发器的VHDL代码等等。了解更多请下载附件。

2020-04-01

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比较器的Verilog代码

此项目是比较器的Verilog代码。在该项目中，在Verilog HDL中设计并实现了一个简单的2位比较器。 给出了真值表，K-Map和比较器的最小化方程。 比较器的Verilog代码由ModelSim仿真，并给出了仿真波形。2位比较器的规格如下：输入：2位A和B用于比较；输出：A_greater_B：如果A> B，则为高，否则为低；A_equal_B：如果A = B，则为高，否则为低；A_less_B：如果A

2020-04-01

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D触发器的Verilog代码

此项目是D触发器的Verilog代码。D触发器是数字逻辑电路中的基本组件。 此项目中提供了D触发器的Verilog代码。 实现了两种类型的D型触发器，即上升沿D型触发器和下降沿D型触发器。附件文件中包括：上升沿D型触发器的Verilog代码、带有同步复位的上升沿D触发器的Verilog代码、具有异步复位高电平的上升沿D触发器的Verilog代码、具有异步复位低电平的上升沿D触发器的Verilog代码等等。了解更多请下载附件。

2020-04-01

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FIFO存储器的VHDL代码

此项目是FIFO存储器的VHDL代码。FIFO具有16个8位数据宽度级和五个状态信号，包括上溢，下溢，空，满和阈值。 通过在Xilinx ISIM上进行混合语言仿真，使用相同的Verilog测试平台代码验证FIFO存储器的VHDL代码。通过观察可以很容易地看到如何将数据写入FIFO以及如何从FIFO读取数据。 值得注意的是，状态信号（例如上溢，下溢，空，满）对于确定FIFO的正确性至关重要。

2020-04-01

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FIFO存储器的Verilog代码

此项目是FIFO存储器的Verilog代码。在该项目中，提供了用于FIFO存储器的Verilog代码。 在Verilog中实现了具有以下规范的先进（FIFO）存储器：16个阶段、8位数据宽度、状态信号。Verilog测试平台用于调试和验证FIFO是否正确运行。 此外，有必要查看仿真波形和存储器以了解数据如何流动。想了解更多请下载附件。

2020-04-01

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Verilog中的流水线MIPS处理器（第3部分）

此项目是Verilog中的流水线MIPS处理器（第3部分）。该项目将展示32位流水线MIPS处理器的Verilog代码。 在第2部分中，我介绍了单周期MIPS数据路径的所有Verilog代码。在这一部分中，添加了流水线寄存器以完成流水线MIPS处理器。 将提供完整的32位流水线MIPS处理器的Verilog代码。在将流水线寄存器，转发单元，停顿控制单元和刷新控制单元添加到单周期数据路径后，转发，停转控制和冲洗控制单元旨在解决流水线MIPS处理器中的数据并控制危害。

2020-04-01

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Verilog中的流水线MIPS处理器（第2部分）

此项目是Verilog中的流水线MIPS处理器（第2部分）。该项目将展示用于32位5级流水线MIPS处理器的Verilog代码。在第1部分中，提供了单周期MIPS数据路径的Verilog代码。 现在，继续进行MIPS处理器ALU的设计和Verilog代码。附件文件包括：32位ALU的Verilog代码、数据存储器的Verilog代码、零扩展模块的Verilog代码等等。想了解更多请下载附件。

2020-04-01

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Verilog中的流水线MIPS处理器（第1部分）

此项目是Verilog中的流水线MIPS处理器（第1部分）。上次，发布了一个用于16位单周期MIPS处理器的Verilog代码，并且多次要求提供一个32位5级流水线MIPS处理器的Verilog代码。 单周期MIPS的第一个问题是浪费每个时钟周期仅使用每个功能单元一次的区域。 另一个严重的缺点是时钟周期由处理器中可能的最长路径确定。 因此，流水线式MIPS通过在一个时钟周期内利用大多数功能单元并通过增加指令吞吐量来提高性能来解决这些问题。

2020-04-01

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