此项目是Verilog HDL中的基本数字逻辑组件。在此Verilog项目中，面向初学者的数字逻辑设计中的基本模块（如D触发器，加法器，ALU，寄存器，存储器，多路复用器，解码器，计数器等）已实现。附件文件中包括：完整加法器的Verilog代码、D触发器的Verilog代码、4位计数器的Verilog代码、线性反馈移位寄存器的Verilog代码、ALU的Verilog代码、多路复用器的Verilog代码等等。
2020-03-31
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