D触发器的Verilog代码

此项目是D触发器的Verilog代码。D触发器是数字逻辑电路中的基本组件。此项目中提供了D触发器的Verilog代码。实现了两种类型的D型触发器，即上升沿D型触发器和下降沿D型触发器。附件文件中包括：上升沿D型触发器的Verilog代码、带有同步复位的上升沿D触发器的Verilog代码、具有异步复位高电平的上升沿D触发器的Verilog代码、具有异步复位低电平的上升沿D触发器的Verilog代码等等。了解更多请下载附件。

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此项目是D触发器的Verilog代码。

D触发器是数字逻辑电路中的基本组件。此项目中提供了D触发器的Verilog代码。实现了两种类型的D型触发器，即上升沿D型触发器和下降沿D型触发器。

附件文件中包括：上升沿D型触发器的Verilog代码、带有同步复位的上升沿D触发器的Verilog代码、具有异步复位高电平的上升沿D触发器的Verilog代码、具有异步复位低电平的上升沿D触发器的Verilog代码、下降沿D型触发器的Verilog代码、具有同步复位的下降沿D触发器的Verilog代码、具有异步复位高电平的下降沿D触发器的Verilog代码、具有异步复位低电平的下降沿D触发器的Verilog代码、Verilog Testbench代码以模拟和验证D触发器。

本人在下方展示了上升沿D型触发器的Verilog代码；如想了解的更多请下载附件。

// FPGA projects using Verilog/ VHDL 
// fpga4student.com
// Verilog code for D Flip FLop
// Verilog code for rising edge D flip flop 
module RisingEdge_DFlipFlop(D,clk,Q);
input D; // Data input 
input clk; // clock input 
output Q; // output Q 
always @(posedge clk) 
begin
 Q <= D; 
end 
endmodule

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名称	大小	修改日期
D触发器的Verilog代码——附件.txt	0.73 KB	2020-04-01

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