verilog - 阿波罗仿真与代码网

程序时序控制

此项目是介绍了延迟控制、边沿触发的事件控制、电平触发的时间控制、赋值语句中的内部时间控制、使用连续赋值语句为组合逻辑电路建模。只展示了延时控制的代码和输出结果及波形图。想了解的更多请下载附件。

2020-03-12

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此项目是verilog编译器指令；详细的介绍了属于IEEE-1364的一些指令，有include指令、define指令、undef指令、ifdef指令。如：include编译器指令可让您在Verilog编译期间将源文件的全部内容插入另一个文件。进行编译时所包含的源文件的内容代替了“ include”命令。您可以使用include编译器指令来包含全局或常用定义和任务，而无需将重复的代码封装在模块边界内。想了解更多请点击下方下载链接。

2020-03-12

24
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Verilog工具

此项目全面的介绍了Verilog工具。仿真工具：Verilog-XL、NCVerilog、VCS、Finsim、Aldec、Modelsim、Smash、Silos、Veritak、MPSim、VeriLogger Extreme。免费仿真工具：Icarus Verilog、Verilator、Cver、Verilogger、Veriwell。VCD检视器：Waview、nWave、Undertow。代码调试工具、实时工具。想了解更详细的请点击下方下载，附件更详细的说明。

2020-03-11

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仲裁器模型

此项目讲述了仲裁器模型；包括四级循环仲裁器、同时也讲解了最初由WD Peterson在VHDL中编码。展示了测试平台代码，用到了 lasmask状态机、指令逻辑、编码器逻辑、lmask寄存器，如想了解的更详细请点击下方了解下载

2020-03-11

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触发器和锁存器

此项目是触发器和锁存器。触发器被称为：由两个真空管组成。虽然现在由逻辑门 (logic gates)组成的触发器很常见，但是在集成电路(intergrated circuits)中，这种元件及它的晶体管版本仍然也很常见。锁存器 latch 是一种基本电路单元,会影响到电路的时序性能,应该尽量避免使用,但出现锁存器造成设计和原始意图不符的情况,则是由于设计人员代码输入不正确造成的。

2020-03-11

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verilog奇偶校验

此项目是奇偶校验，奇偶校验位于数据位之后，占1位，用于表示串口通信中的校验方式。该位有用户根据需要决定，有奇校验，偶校验二种。本人只展示了一部分代码，如想详细的了解请点击下方链接下载。

2020-03-11

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Verilog UART模型

此项目是Verilog UART模型。注意事项：波特率模块采样脉冲式分频；接收模块仅在一个时刻采样，若需要考虑误码率可在状态机里插入0-1计数器。本人只展示了一部分代码，如果想详细的了解，请点击下方链接下载。

2020-03-08

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Verilog PLI范例

此项目是Verilog PLI范例。本人展示了C代码和Verilog代码，希望能够给您带来收获。

2020-03-08

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允许用户自己定义元件

Verilog HDL语言提供了一种扩展基元的方法，允许用户自己定义元件（User Defined Primitives，UDP）。通过UDP，可以把一块组合逻辑电路或者时序逻辑电路封装在一个UDP内，并把这个UDP作为一个基本的元件来使用。需要注意的是，UDP不能综合，只能用于仿真。本人只展示了一部分代码，想更详细的了解，请点击下方链接下载。

2020-03-08

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verilog门元件建模

此项目是verilog门元件建模。包括了门加法器、门减法器、多路复用器、编码器、触发器等等。想了解详情请点击下方链接下载。

2020-03-08

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