verilog奇偶校验

此项目是奇偶校验,奇偶校验位于数据位之后,占1位,用于表示串口通信中的校验方式。该位有用户根据需要决定,有奇校验,偶校验二种。本人只展示了一部分代码,如想详细的了解请点击下方链接下载。

应用介绍

分别三种方法实现, 用assign还有定义函数的方式, 和最终实际使用的代码,以下仅仅用assign方式奇偶效验,其他实现方式见附件


  1 //-----------------------------------------------------
  2 // Design Name : parity_using_assign
  3 // File Name   : parity_using_assign.v
  4 // Function    : Parity using assign
  5 // Coder       : Deepak Kumar Tala
  6 //-----------------------------------------------------
  7 module parity_using_assign (
  8 data_in    , //  8 bit data in
  9 parity_out   //  1 bit parity out
 10 );
 11 output  parity_out ;
 12 input [7:0] data_in ; 
 13      
 14 wire parity_out ;
 15       
 16 assign parity_out =  (data_in[0] ^ data_in[1]) ^  
 17                      (data_in[2] ^ data_in[3]) ^ 
 18                      (data_in[4] ^ data_in[5]) ^  
 19                      (data_in[6] ^ data_in[7]);
 20 
 21 endmodule 

文件列表(部分)

名称 大小 修改日期
方法二.txt0.36 KB2020-03-09
方法一.txt0.34 KB2020-03-09
实用.txt0.24 KB2020-03-09
使用分配.txt0.29 KB2020-03-09

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[verilog奇偶校验] 此项目是奇偶校验,奇偶校验位于数据位之后,占1位,用于表示串口通信中的校验方式。该位有用户根据需要决定,有奇校验,偶校验二种。本人只展示了一部分代码,如想详细的了解请点击下方链接下载。

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