一个简易的电梯控制器
一个简易的电梯控制器# elevator
使用VHDL语言在FPGA开发板上开发的一个简易的电梯控制器
这个项目是我大一时的项目，当时经验不足，文档和注释很少，开发时没有使用版本管理工具。
但是这个项目在FPGA开发板上经过测试，可以完美运行，没有发现有bug.
应用介绍
一个简易的电梯控制器
# elevator
使用VHDL语言在FPGA开发板上开发的一个简易的电梯控制器
这个项目是我大一时的项目，当时经验不足，文档和注释很少，开发时没有使用版本管理工具。
但是这个项目在FPGA开发板上经过测试，可以完美运行，没有发现有bug.
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文件列表(部分)
| 名称 | 大小 | 修改日期 |
|---|---|---|
| design_1.pdf | 7.43 KB | 2018-04-19 |
| gui_resources.wdf | 2.15 KB | 2018-04-19 |
| java_command_handlers.wdf | 0.61 KB | 2018-04-19 |
| project.wpc | 0.10 KB | 2018-04-19 |
| synthesis.wdf | 0.65 KB | 2018-04-19 |
| synthesis_details.wdf | 0.08 KB | 2018-04-19 |
| webtalk_pa.xml | 3.02 KB | 2018-04-19 |
| xsim.wdf | 0.13 KB | 2018-04-19 |
| hw.xml | 0.01 KB | 2018-04-19 |
| kb.lpr | 0.21 KB | 2018-04-19 |
| design_1.v | 1.19 KB | 2018-04-19 |
| design_1_controller_0_0_sim_netlist.v | 2.59 KB | 2018-04-19 |
| design_1_controller_0_0_sim_netlist.vhdl | 2.36 KB | 2018-04-19 |
| design_1_controller_0_0.vhd | 1.67 KB | 2018-04-19 |
| design_1_dis_common_0_0_sim_netlist.v | 1.75 KB | 2018-04-19 |
| design_1_dis_common_0_0_sim_netlist.vhdl | 1.57 KB | 2018-04-19 |
| design_1_dis_common_0_0.vhd | 1.56 KB | 2018-04-19 |
| design_1_dis_common_1_0_sim_netlist.v | 1.75 KB | 2018-04-19 |
| design_1_dis_common_1_0_sim_netlist.vhdl | 1.57 KB | 2018-04-19 |
| design_1_dis_common_1_0.vhd | 1.56 KB | 2018-04-19 |
| design_1_dis_floor_0_0_sim_netlist.v | 1.84 KB | 2018-04-19 |
| design_1_dis_floor_0_0_sim_netlist.vhdl | 1.72 KB | 2018-04-19 |
| design_1_dis_floor_0_0.vhd | 1.54 KB | 2018-04-19 |
| design_1_dis_time_0_0_sim_netlist.v | 1.34 KB | 2018-04-19 |
| design_1_dis_time_0_0_sim_netlist.vhdl | 1.13 KB | 2018-04-19 |
| design_1_dis_time_0_0.vhd | 1.53 KB | 2018-04-19 |
| design_1_kb_0_0_sim_netlist.v | 2.60 KB | 2018-04-19 |
| design_1_kb_0_0_sim_netlist.vhdl | 2.37 KB | 2018-04-19 |
| design_1_kb_0_0.vhd | 1.59 KB | 2018-04-19 |
| design_1_one_HZ_time_0_0_sim_netlist.v | 4.73 KB | 2018-04-19 |
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