应用介绍

内核的主要代码位于rtl子目录中。 uart_rx.v和uart_tx.v文件是实际的实现，uart.v只是实例化这两个模块并建立了两个内部连接。

UART发送器和接收器均使用单个发送或接收引脚。这些模块采用一个参数DATA_WIDTH，该参数指定数据总线的宽度和通信的实际数据字的长度。 8位接口的默认值为8。预分频输入决定数据速率-应将其设置为Fclk /（波特* 8）。尽管它不是内部缓冲的，但它是输入而不是参数，因此可以在运行时更改它，因此应小心避免损坏数据。用户设计的主要接口是AXI4-Stream接口，由tdata，tvalid和tready信号组成。当tvalid为高时，tdata被视为有效。仅当tready信号为高时，目的地才会接受数据。仅当tvalid和tready都很高时，数据才从源传输到目标，否则总线将停止。

当进行操作时，两个接口都呈现高电平的“忙”信号。接收器还显示溢出错误和帧错误选通输出。如果在接收另一个字之前未读取当前tdata输出寄存器中的数据字，则将从overrun_error发出单个周期脉冲，并丢弃该字。如果接收器未获得正确电平的停止位，则将从frame_error输出中发出单个脉冲，并丢弃接收到的字。