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单相整流器和逆变器仿真
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800多套单片机毕业设计
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选择器的Verilog代码

此项目是选择器的Verilog代码。多路选择器是数字电路中主要的组合逻辑组件之一。 多路选择器用于选择许多不同的数字输入之一，并根据控制信号转发到输出。在此Verilog项目中，介绍了用于多路复用器（例如2对1多路选择器，2x5至5多路选择器和2x32至32多路选择器）的Verilog代码。了解更多请下载附件。

2020-04-05

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开发平台: windows,Quartus

FPGA

解码器的Verilog代码

此项目是解码器的Verilog代码。解码器是数字电路中的主要组合组件之一。 解码器主要用于存储器地址解码和数据多路分解。在此Verilog项目中，提供了用于解码器的Verilog代码。 解码器用于内存地址解码。了解更多请下载附件。

2020-04-05

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开发平台: windows

FPGA

带测试平台的计数器的VHDL代码

此项目是带测试平台的计数器VHDL代码。在此VHDL项目中，计数器在VHDL中实现。 计数器的测试台VHDL代码也与仿真波形一起显示。附件中包括：递增计数器的VHDL代码、递增计数器的Testbench VHDL代码、减计数器的VHDL代码、递减计数器的Testbench VHDL代码、上下计数器的VHDL代码、向下计数器的Testbench VHDL代码等等。了解更多请下载附件。

2020-04-05

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开发平台: windows,linux

FPGA

算术逻辑单元（ALU）的Verilog代码

此项目是算术逻辑单元（ALU）的Verilog代码。上一次，在VHDL中设计并实现了算术逻辑单元（ALU）。 提出了用于ALU的完整VHDL代码。现在，apollocode提供了ALU的Verilog代码。 还提供了用于ALU的testbench Verilog代码以进行仿真。附件中包括：ALU的Verilog代码、ALU的Testbench Verilog代码、ALU的仿真波形。了解更多请下载附件。

2020-04-05

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开发平台: windows,linux

FPGA

算术逻辑单元（ALU）的VHDL代码

此项目是算术逻辑单元（ALU）的VHDL代码。算术逻辑单元（ALU）是CPU中最重要的数字逻辑组件之一。 它通常执行逻辑和算术运算，例如加法，减法，乘法，除法等。ALU中实现的逻辑和算术运算如下：1.算术加法ALU_Out = A + B;2.算术减法ALU_Out = A-B;3.算术乘法ALU_Out = A * 等等。了解更多请下载附件。

2020-04-05

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开发平台: windows,linux

FPGA

Verilog和LogiSim中的Tic Tac Toe游戏

此项目是Verilog和LogiSim中的Tic Tac Toe游戏。井字游戏是一款非常受欢迎的纸笔游戏，采用3x3网格，可供两名玩家使用。 在对角线，垂直或水平行中留下前三个标记的玩家将赢得比赛。现在可以实现了Verilog和Logisim的Tic Tac Toe游戏。了解更多请下载附件。

2020-04-05

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开发平台: windows,linux

FPGA

基于VHDL的可变占空比PWM发生器

此项目是基于VHDL的可变占空比PWM发生器。脉冲宽度调制（PWM）是一种非常流行的调制技术，主要用于控制传递到电机等电气设备的功率。附件中包括：基于VHDL的可变占空比PWM发生器代码、基于VHDL的可变占空比PWM发生器的测试平台代码：。想了解更多请下载附件。

2020-04-04

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开发平台: windows,linux

FPGA

安装hpcx

MellanoxHPC-X®是一个综合软件包，其中包括MPI和SHMEM通信库。 HPC-X还包括各种加速程序包，以提高运行在这些库之上的应用程序的性能和可伸缩性，包括UCX（统一通信X），该程序可加速底层的发送/接收（或放置/获取）消息。它还包括FCA（Fabric Collectives Accelerations），它可以加速MPI / PGAS语言使用的基础集体操作。

2020-04-04

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开发平台: linux

网络编程

如何为双向/输入端口编写Verilog Testbench

此项目是如何为双向/输入端口编写Verilog Testbench。这个项目中描述了如何为双向或inout端口编写Verilog测试平台。 这在包含双向或输入端口（例如I2C内核，IO垫，存储器等）的特殊设计中会发生。想了解更多请下载附件。

2020-04-02

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开发平台: windows,linux

FPGA

16位RISC处理器的Verilog代码

此项目是16位RISC处理器的Verilog代码。在此Verilog项目中，提供了用于16位RISC处理器的Verilog代码。RISC处理器是基于其指令集和哈佛式数据路径结构而设计的。 然后，RISC处理器在Verilog中实现，并使用Xilinx ISIM进行验证。附件中包括：RISC处理器的指令集、处理器控制单元设计、ALU控制单元设计、RISC处理器的Verilog代码等等；了解更多请下载附件。

2020-04-02

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开发平台: windows,linux

FPGA

带testbench的计数器的Verilog代码

此项目是带testbench的计数器的Verilog代码。在该项目中，将展示带有测试平台的计数器的Verilog代码，包括递增计数器，递减计数器，递增-递减计数器和随机计数器。附件中包括：计数器的Verilog代码、计数器的Verilog测试平台代码、计数器的Verilog代码、计数器的Verilog测试平台代码、上下计数器的Verilog代码、上下计数器的Verilog测试平台代码等等。了解更多请下载附件。

2020-04-02

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开发平台: windows,linux

FPGA

全加法器的VHDL代码

此项目是全加法器的VHDL代码。在此VHDL项目中，提供了用于全加器的VHDL代码。 用于加法器的VHDL代码是通过使用行为和结构模型来实现的。全加法器具有三个输入X1，X2，进位Cin和两个输出S，进位Cout。附件中包括：使用结构模型的完整加法器的VHDL代码、使用行为模型的全加法器的VHDL代码。如想了解的更多请下载附件。

2020-04-01

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开发平台: windows,linux

FPGA

Full Adder的Verilog代码

此项目是Full Adder的Verilog代码。在此Verilog项目中，提供了Full Adder的Verilog代码。 Full Adder的行为和结构Verilog代码均已实现。附件中包括：使用行为代码的完整加法器的Verilog代码、完整加法器的Verilog代码，使用结构代码。想了解的更多请下载附件。

2020-04-01

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开发平台: windows,linux

FPGA

D触发器的VHDL代码

此项目是D触发器的VHDL代码。该项目介绍了D型触发器的VHDL代码。  D触发器有几种类型，例如高级异步复位D触发器，低级异步复位D触发器，同步复位D触发器，上升沿D触发器，下降沿D触发器。 触发器，在此VHDL项目中的VHDL中实现。附件中包括：上升沿D型触发器的VHDL代码、具有同步复位的上升沿D触发器的VHDL代码、具有异步复位高电平的上升沿D触发器的VHDL代码等等。了解更多请下载附件。

2020-04-01

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开发平台: windows,linux

FPGA

比较器的Verilog代码

此项目是比较器的Verilog代码。在该项目中，在Verilog HDL中设计并实现了一个简单的2位比较器。 给出了真值表，K-Map和比较器的最小化方程。 比较器的Verilog代码由ModelSim仿真，并给出了仿真波形。2位比较器的规格如下：输入：2位A和B用于比较；输出：A_greater_B：如果A> B，则为高，否则为低；A_equal_B：如果A = B，则为高，否则为低；A_less_B：如果A

2020-04-01

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开发平台: windows,linux

FPGA

D触发器的Verilog代码

此项目是D触发器的Verilog代码。D触发器是数字逻辑电路中的基本组件。 此项目中提供了D触发器的Verilog代码。 实现了两种类型的D型触发器，即上升沿D型触发器和下降沿D型触发器。附件文件中包括：上升沿D型触发器的Verilog代码、带有同步复位的上升沿D触发器的Verilog代码、具有异步复位高电平的上升沿D触发器的Verilog代码、具有异步复位低电平的上升沿D触发器的Verilog代码等等。了解更多请下载附件。

2020-04-01

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开发平台: windows,linux

FPGA

FIFO存储器的VHDL代码

此项目是FIFO存储器的VHDL代码。FIFO具有16个8位数据宽度级和五个状态信号，包括上溢，下溢，空，满和阈值。 通过在Xilinx ISIM上进行混合语言仿真，使用相同的Verilog测试平台代码验证FIFO存储器的VHDL代码。通过观察可以很容易地看到如何将数据写入FIFO以及如何从FIFO读取数据。 值得注意的是，状态信号（例如上溢，下溢，空，满）对于确定FIFO的正确性至关重要。

2020-04-01

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开发平台: windows,linux

FPGA

FIFO存储器的Verilog代码

此项目是FIFO存储器的Verilog代码。在该项目中，提供了用于FIFO存储器的Verilog代码。 在Verilog中实现了具有以下规范的先进（FIFO）存储器：16个阶段、8位数据宽度、状态信号。Verilog测试平台用于调试和验证FIFO是否正确运行。 此外，有必要查看仿真波形和存储器以了解数据如何流动。想了解更多请下载附件。

2020-04-01

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开发平台: windows,linux

FPGA

Verilog中的流水线MIPS处理器（第3部分）

此项目是Verilog中的流水线MIPS处理器（第3部分）。该项目将展示32位流水线MIPS处理器的Verilog代码。 在第2部分中，我介绍了单周期MIPS数据路径的所有Verilog代码。在这一部分中，添加了流水线寄存器以完成流水线MIPS处理器。 将提供完整的32位流水线MIPS处理器的Verilog代码。在将流水线寄存器，转发单元，停顿控制单元和刷新控制单元添加到单周期数据路径后，转发，停转控制和冲洗控制单元旨在解决流水线MIPS处理器中的数据并控制危害。

2020-04-01

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开发平台: windows,linux

FPGA

Verilog中的流水线MIPS处理器（第2部分）

此项目是Verilog中的流水线MIPS处理器（第2部分）。该项目将展示用于32位5级流水线MIPS处理器的Verilog代码。在第1部分中，提供了单周期MIPS数据路径的Verilog代码。 现在，继续进行MIPS处理器ALU的设计和Verilog代码。附件文件包括：32位ALU的Verilog代码、数据存储器的Verilog代码、零扩展模块的Verilog代码等等。想了解更多请下载附件。

2020-04-01

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开发平台: windows,linux

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