应用介绍

此文章全面的介绍了Verilog设计工具。

 仿真工具

Verilog-XL : 这是市场上最标准的模拟器。

NCVerilog : 这是经过编译的模拟器，其运行速度与VCS一样快，并且仍保持Verilog-XL的签核功能。 当进行门级仿真时，该模拟器非常有用。

VCS : 这是世界上最快的模拟器，也是像NCverilog这样的编译模拟器。 当涉及RTL模拟时，此模拟器更快。 关于此模拟器的更多信息是直接C内核接口，嵌入式Covermeter代码覆盖范围，与VERA和其他Synopsys工具的更好集成。

Finsim : 这是Verilog-XL的100％兼容模拟器，可在Linux，Windows和Solaris上运行。 这是像VCS和NCVerilog这样的编译模拟器，但是比VCS和NCVerilog慢。 

Aldec : Aldec的此模拟器支持VHDL，Verilog，SystemC，SystemVerilog，PSL。 您命名并支持它。 我无法验证SV testbench的支持，除了其他一切看起来都与Modelsim相同。 您甚至可以使用它来替换现有的Modelsim / VCS / NCverilog许可证。

Modelsim : 这是最受欢迎的模拟器，它具有很好的调试器，它支持SystemC，Verilog，VHDL和SystemVerilog。

Smash : 混合信号，Verilog，VHDL模拟器。

Silos : 使用起来又快又稳定。

Veritak : 支持主要Verilog 2001 HDL功能的Verilog HDL编译器/模拟器。 它是一个完整的环境，包括VHDL到Verilog转换器，语法高亮编辑器（Veripad），类层次结构查看器，多个波形查看器，源分析器等-适用于Windows XP / 2000。 如果您正在寻找具有非常好的GUI的快速verilog HDL模拟器，供专业使用，同时又保持极低廉的价格，就是这样。 您可以免费试用Veritak两周。 

MPSim : Axiom的MPSim是一个集成的验证环境，将业界最快的模拟器与先进的测试台自动化，基于断言的验证，调试和覆盖率分析相结合。 我个人已经看到这个模拟器比NCsim更快，它附带了Vera和SV支持。

VeriLogger Extreme : 高性能的编译代码Verilog 2001模拟器。 该模拟器具有使用的调试环境，其中包括内置的图形测试平台生成器。 可以将顶层模块端口提取到时序图窗口中，该窗口使用户可以快速绘制波形来描述输入激励。 测试台自动生成，结果显示在时序图窗口中。

免费仿真工具

Icarus Verilog : 这是最好的免费Verilog模拟器，它是模拟和综合工具。 它用作编译器，将用Verilog（IEEE-1364）编写的源代码编译为某种目标格式。 对于批处理模拟，编译器可以生成称为vvp程序集的中间形式。 该中间形式由``vvp''命令执行。 伊卡洛斯继续变得越来越好。 现在，公司已将Icarus用作仿真器的实际设计工作，并且也开始用作Xilinx FPGA流程的合成器。 我所有的教程都是在此编译器上编译的。

Verilator : Verilator是一个基于周期的编译器模拟器，它是免费的，但性能与商用产品一样快。

Cver : Cver是一种解释型Verilog模拟器。 它遵循1995年IEEE P1364标准LRM，并具有Verilog 2000 P1364标准的某些功能。 尽管由于它用于大型公司的设计流程中，所以已对P1364标准进行了各种更改以匹配其他模拟器的结果。 它实现了完整的PLI，包括Verilog 2000 LRM定义的PLI vpi_应用程序编程接口（API）。

Verilogger : 评估版是一个1000行免费Verilog模拟器以及一个自动测试台生成工具。 

Veriwell : 这是一个非常好的模拟器。 支持PLI和verilog 1995。

VCD检视器

Waview : 免费的多平台VCD波形查看器。

nWave : 最好的VCD查看器之一，支持大型VCD转储。

Undertow : Underwow波形查看器。

GTKWave : 免费的VCD查看器，似乎比其他免费的VCD查看器好得多。

Dinotrace : 来自veritools的免费VCD查看器。

WaveViewer : SynaptiCAD的免费VCD查看器还支持模拟信号显示和SPICE导入。 专有的压缩波形格式使其可以将VCD文件压缩200倍，从而使其成为非常快速的查看器。

代码调试工具

Verification Navigator : 集成的设计验证环境，可通过一套强大的一流工具来管理HDL验证过程，从而实现一致，使用和高效的验证方法。 这些工具包括HDL检查，覆盖率分析，测试套件分析和FSM分析。 该环境包括一个可扩展的流管理器，用于轻松合并自定义验证流。 Verification Navigator支持Verilog，VHDL和混合语言设计，并与所有领先的仿真环境无缝集成。

SureCov : 设计当今芯片和半导体IP内核的工程团队需要充满信心地知道功能测试套件在设计中的运用程度。 Verisity的SureCov以最小的仿真开销测量FSM和代码覆盖率，而无需任何设计。 SureSight图形用户界面准确显示了设计的哪些部分已被覆盖，哪些未被覆盖。

Code Coverage Tool : 一个免费的代码覆盖工具。 代码覆盖率工具是Verilog代码覆盖率分析工具，可用于确定测试套件覆盖被测设计的程度。

Leda : Leda是使用Verilog和VHDL硬件描述语言（HDL）的设计人员的代码净化工具。 Leda具有独特的资格来分析HDL代码的预仿真，并且与所有流行的仿真工具及流程完全兼容。 通过自动化500多种语言语法，语义和可疑的综合/模拟构造的设计检查，Leda可以检测出常见的，微妙的和难以发现的代码缺陷，从而使设计师可以将精力集中在设计艺术上。

HDLint : 用于VHDL和Verilog的强大的全整理工具。

nLint : nLint是与Debussy调试系统完全集成的综合HDL设计规则检查器。

SureLint : 在与项目的其余部分集成之前，设计师需要工具来分析和调试设计。 SureLint提供了有限状态机（FSM）分析，竞争检测以及许多其他检查功能，这是市场上最完整的工具。

 实时工具

Teal : 开源c ++类库进行验证。

Jove : Java（TM）平台的开放验证环境。 Jove是一组Java API和工具，可使用Java编程语言对ASIC和FPGA进行Verilog硬件设计验证。 Jove已通过Synopsys VCS进行了广泛的测试，并且在较小程度上通过了Pragmatic C Software的cver的GPL版本进行了测试。

FSMDesigner : FSMDesigner是基于Java的有限状态机（FSM）编辑器，它使硬件设计人员可以轻松便捷地指定复杂的控制电路。 图形FSM转换为称为fsm2的专有状态/流表格式。 可以通过我们主席设计的fsm2v编译器将其转换为有效且可综合的Verilog HDL代码。 FSMDesigner基于Simple-Moore FSM模型，该模型通过使用部分状态向量作为输出来完全消除输出功能。

TestBencher Pro : 从独立于语言的时序图生成总线功能模型和测试平台。 生成的测试台能够根据模拟响应应用不同的激励向量，从而使测试台能够充当要测试的系统将在其中运行环境的行为模型。 为Verilog，VHDL和SystemC生成代码。

Timing Diagrammer Pro : 具有无与伦比功能集的专业时序图编辑器。 执行真正的全范围最小/最大时序分析，以帮助您查找和消除所有时序违规和竞赛条件。 还可以自动计算关键路径并针对重新收敛的扇出进行调整。 由于多种图像捕获格式，将图插入到文字处理器中是很容易的。

TimeGen : TimeGen是一种工程CAD工具，它使数字设计工程师能够快速有效地绘制数字时序图。 波形可以轻松导出到其他Window程序，例如Microsoft Word，以编写设计规范。 与其他工具相比，TimeGen的价格更低。

WaveFormer Pro : 从时序图生成VHDL，Verilog和SPICE代码，以及模式生成器激励。 从HDL仿真器，HP逻辑分析仪，VCD文件导入波形，或使用内置的时序图编辑器绘制波形。 自动确定关键路径，调整以收敛扇出效应，并执行“假设分析”以确定最佳时钟速度。 WaveFormer Pro还允许您指定和分析系统时序，执行RTL级仿真以及直接从布尔和已注册逻辑方程式生成可综合模型。

Timing Tool : TimingTool是免费使用的在线时序图编辑器。 该工具提供了非常好的VHDL和Verilog测试平台，无需下载或安装。

Perlilog : Perlilog是一种设计工具，其主要目标是轻松集成用于片上系统（SoC）设计的Verilog IP内核。 Perilog背后的理念是IP内核应该像黑盒子。 将其安装用于特定目的应与定义所需要求一样容易。 连接内核以成为系统，应该像绘制框图一样容易。 Perlilog用Perl编写，目前没有GUI。 尽管系统组成的脚本相当复杂，但是仅需要Perl的一般知识即可使用其脚本功能。